威盛筆試經驗
應屆畢業生筆試頻道 為大家送上一份筆試經驗
先說說題目吧
第一題:給你一堆邏輯閘再給你一個邏輯表示式,讓你用這些門實現這個表示式
第二題:關於時鐘域的,要求把一個時鐘域中的訊號傳遞到另外一個時鐘域中
第三題:畫出三分頻1:1的電路圖
第四題:用pmos和nmos搭出一個表示式,表示式中只有與和或
第五題:兩個verilog程式碼,問哪個編譯的時候會產生latch,如何修改才能去掉
第六題:給你個邏輯電路圖,問會有什麼問題,該如何修改
第七題:給一個電路圖,問如何修改才能使功耗最低,但功能不變
第八題:給一個電路圖,兩個flip-flop,兩個邏輯閘竄聯,輸出訊號反饋回來
已知門的延時和flip-flop所加時鐘的skew
問正常工作的時鐘需要滿足什麼條件
第九題:忘記了,誰補充一下吧
第十題:畫出計算機體系結構簡圖
第十一題:問的使關於虛擬記憶體和實體記憶體
再說說感受:
1、我碩士做一些數位電路的設計和模擬,用vhdl多一些,這個職位和我碩士的工作不是
很
對口,但是上海沒有邏輯的職位,因此就申了這個
2、via嚴重鄙視vhdl,寫程式碼的讀程式碼的全部是verilog
3、該職位要求有比較紮實的數位電路知識
4、要求對個人計算機的結構和原理有一定的認識
5、題目比較有針對性,應該是針對他們工作的需要,因此只要有一部分會做就可以了,
好累啊~
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